台湾专利TW201308349A 自我失能的晶片致能輸入技術

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专利摘要:
多晶粒記憶體封裝體可具有針對個別記憶體晶粒的分開的晶片致能輸入。個別晶片致能輸入可藉其它晶片連結諸如電源及接地而分開。記憶體晶粒可包括多個晶片致能輸入來許可個別晶片致能輸入之容易打線接合至一晶粒而無需在封裝體內部的任何跨接器。可含括電路使得未經驅動的晶片致能輸入係經遮罩，而經驅動的晶片致能輸入可傳播至記憶體晶粒來許可記憶體存取，同時單一晶片致能輸入係僅連結至單一接合墊的電容。
公开号:TW201308349A
申请号:TW101124007
申请日:2012-07-04
公开日:2013-02-16
发明作者:Daniel Chu
申请人:Intel Corp；
IPC主号:G11C5-00

专利说明:
自我失能的晶片致能輸入技術發明領域
本主旨大致上係有關於電子裝置含括電子記憶體裝置領域。更明確言之，本主旨係有關於針對一多晶粒記憶體封裝體，電子記憶體晶粒之晶片致能輸入。發明背景
電腦或其它電子裝置的記憶體可包括記憶體胞元之區塊整合成一更大型積體電路或孤立積體電路。有多種不同型記憶體包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、靜態RAM(SRAM)、同步動態RAM(SDRAM)、快閃記憶體及相變記憶體(PCM)。
隨著對更大容量記憶體需求的成長，若干記憶體裝置可於一個封裝體內包括多個電子記憶體晶粒。於某些情況下，諸如符合得自開放NAND快閃記憶體介面(ONFI)工作群的規格之設計，裝置可於一個封裝體內包括多個晶片致能輸入，可針對各個記憶體晶粒提供一個分開晶片致能輸入。有些封裝體諸如球柵陣列(BGA)封裝體及陸柵陣列(LGA)封裝體具有多層配線基體來安排各個晶片致能輸入至一特定記憶體晶粒，但其它封裝體諸如極其薄小外形封裝體(WSOP)及薄小外形封裝體(TSOP)可具有單層引線框，限制在封裝體本身可進行的路徑安排。
有些裝置可於封裝體內含括從一特定晶片致能輸入前導至一分開引線接合區的跨接器導線。然後接合導線可用來將該分開的引線接合區連結至一記憶體晶粒的晶片致能墊。此種封裝體內的跨接器可能提高組裝複雜度、時間及/或成本，減低製造良率，且可能封裝體內針對記憶體晶粒的可用空間量。發明概要
依據本發明之一實施例，係特地提出一種電子記憶體包含一第一晶片致能輸入墊；與該第一晶片致能輸入墊隔開之一第二晶片致能輸入墊；及耦接至該第一晶片致能輸入墊及該第二晶片致能輸入墊之電路；其中該電路係經組配來若該第二晶片致能輸入墊係非連結於外部，則基於由一外部來源宣告在該第一晶片致能輸入墊上的一輸入電壓位準而決定該電子記憶體是否被致能用於存取。圖式簡單說明
附圖併入本發明且構成本說明書之一部分，例示說明本案所請主旨的多個實施例。連同概略說明部分，附圖係用來解說本案申請專利範圍所請主旨的原理。附圖不應解譯為限制本案所請主旨於所描述的特定實施例，反而僅係用以解釋與瞭解本案所請主旨。藉由參考後文詳細說明部分當連同附圖研讀時將可瞭解此等主旨，附圖中：第1A圖為使用兩個電子記憶體晶粒其含括自我失能晶片致能輸入的一種記憶體裝置之實施例之略圖；第1B圖為第1A圖之選定波形之時程圖；第2A圖為針對自我失能晶片致能輸入之一替代實施例的電路示意圖；第2B圖為第2A圖之選定波形之時程圖；第3A圖為針對自我失能晶片致能輸入之另一個實施例的電路示意圖；第3B圖為第3A圖之選定波形之時程圖；第4A圖顯示支援具有分開的晶片致能輸入之四個記憶體晶粒於一個具有引線框的封裝體內之一記憶體裝置之一實施例的平面圖；第4B圖為一實施例之部分透視圖，該實施例顯示四個記憶體晶粒之輸出入(I/O)墊及其個別晶片致能連結至該封裝體引線框；及第5圖為利用一實施例之一系統的方塊圖。較佳實施例之詳細說明
於後文詳細說明部分中，舉例陳述無數特定細節以供徹底瞭解相關教示。但熟諳技藝人士顯然易知可無此等細節而實施本文教示。於其它情況下，眾所周知的方法、程序及組件已經以相當高層次描述而無特定細節以免不必要地遮掩本文構思的面向。多個描述性術語及片語係用來描述本案所請主旨的各個實施例。除非於本說明書中給定不同定義，否則此等描述性術語及片語係用來傳遞熟諳技藝人士大致上一致同意的意義。現在將參考附圖例示說明之實例且討論如後。
第1A圖為具有兩個電子記憶體亦即電子記憶體晶粒110及電子記憶體晶粒120其含括自我失能晶片致能輸入的電子記憶體裝置100之一實施例之略圖。記憶體裝置100包括一封裝體101具有外部連結140。外部連結140可包括貫穿孔接腳、J字形引線、海鷗翼引線、焊珠、或其它電氣連結，且於本文揭示及含括之申請專利範圍中可稱作為「接腳」。裝置100可結合一配線裝置150，諸如單層或多層印刷電路板、單層引線框、或可用來連結至記憶體晶粒的裝置接腳間之其它電氣連結及晶粒連結點。可含括多種外部接腳140，諸如晶片致能接腳CEN1 141、CEN2 142、及可實體上位在CEN1 141與CEN2 142間之其它接腳143。配線裝置150可連結CEN1 141至CEN1晶粒連結151，連結CEN2 142至CEN2晶粒連結152，及連結其它143至其它晶粒連結153。其它晶粒連結153可位在CEN1晶粒連結151與CEN2晶粒連結152間。此點原因在於單層配線裝置150不允許從接腳至晶粒連結的導線交叉故。
封裝體100可設計來容納多個記憶體晶粒，諸如記憶體晶粒1 110及記憶體晶粒2 120。其它實施例可容納單一記憶體晶粒，及另可容納多於兩個記憶體晶粒，包括有些實施例可容納4個晶粒，及其它實施例可容納8個晶粒，但其它實施例可容納任何數目的晶粒。記憶體晶粒1 110可包括CEN1(晶片致能)輸入墊111及CEN2輸入墊112，具有位在CEN1 111與CEN2 112間的其它輸入墊113。記憶體晶粒2 120可具有其本身的CEN1輸入墊121及CEN2輸入墊122，具有位在CEN1 121與CEN2 122間的其它輸入墊123。其它晶粒連結153可使用如圖所示的菊花鍊接合導線而連結至記憶體晶粒1 110的其它墊113及記憶體晶粒2 120的其它墊123。CEN1晶粒連結151可使用接合導線161連結至記憶體晶粒1 110的CEN1輸入墊111，而CEN2晶粒連結152可使用接合導線162連結至記憶體晶粒2 120的CEN2輸入墊122。所顯示配置避免可能導致接合導線接觸，造成記憶體裝置100不當操作的接合導線之任何交叉。
記憶體晶粒2 120可包括含記憶體陣列130的額外電路，該記憶體陣列130可為快閃記憶體陣列，或可利用若干其它型別的電子儲存元件。也可含括記憶體控制電路131來控制記憶體陣列130的操作。內部晶片致能線路129可用來致能記憶體控制電路131且許可存取記憶體陣列130。內部晶片致能線路129可基於在CEN1輸入墊121或CEN2輸入墊122上宣告的電壓位準，使得連結CEN輸入墊值係傳播通過至內部晶片致能線路129，及未經連結的CEN輸入墊係經遮罩來避免任何亂真反應至雜訊或其它非預期的電壓位準。
於第1A圖所示實施例中，CEN1 121及CEN2 122可為具有個別堆高電路125及124的有效低位準輸入。堆高電路124及125的大小可夠大使得外部驅動器仍可驅動輸入至低值，但又夠小來確保即便於雜訊存在下，輸入仍可維持高位準，諸如約700千歐姆(kΩ)的堆高電路，但其它實施例可使用更大的或更小的堆高值。其它實施例可使用場效電晶體(FET)或其它有效裝置來置換堆高電阻。輸入緩衝器127可緩衝CEN1輸入墊121，而輸入緩衝器126可緩衝CEN2輸入墊122。然後兩個輸入緩衝器126、127的輸出饋入AND閘128來產生內部晶片致能線路。藉由連結個別輸入墊來分開輸入緩衝器，CEN1 121及CEN2 122的電容可彼此分開。如此可稱作分開兩個輸入墊，使得二墊彼此不會直接電氣接觸，及在一個輸入墊可測量的電容係不受另一個輸入墊的影響。分開的輸入墊仍可饋入一共用邏輯電路，使得二輸入可邏輯互動。而若干其它實施例可單純地電氣連結兩個輸入墊，且使用單一緩衝器來驅動內部晶片致能線路，針對記憶體裝置100之CEN2輸入接腳142可導致更大輸入電容。
並未顯示記憶體晶粒1 110上電路的額外細節，反而於許多實施例中，記憶體晶粒1 110可具有與針對前述記憶體晶粒2 120相似的或相同的電路。雖然第1A圖顯示依據一或多個實施例能夠體現自我失能晶片致能輸入的一個電路實例，但須注意可實現能夠體現自我失能晶片致能輸入的多種其它電路，及本案所請主旨之範圍並非限於此一面向。
第1B圖為所1A圖所選波形的時程圖190。CEN1波形191及CEN2波形192分別地可為記憶體晶粒2 120之CEN1輸入墊121及CEN2輸入墊122的電壓位準。IntCEN波形199可為記憶體晶粒2 120之內部晶片致能線路，如藉AND閘128驅動。CEN1係藉堆高電路125維持高位準，CEN2係藉外部來源驅動，使得CEN1及CEN2為無效高位準，直到於CEN2於195走低為止。因CEN1為高，CEN2波形192傳播通過AND閘128，於197驅動IntCEN波形199走低，致能記憶體晶粒2 120進行存取。
第2A圖為自我失能晶片致能輸入之另一實施例的電路示意圖。顯示單一記憶體晶粒210之電路。記憶體晶粒210可用於支援多個記憶體晶粒的記憶體裝置，諸如第4A圖所示。晶片致能CENA 211及CENB 212輸入墊可為自我失能。若任由CENA 211或CENB 212浮動而無外部驅動器連結，則將被堆高至非作用態。
記憶體晶粒210可具有CENA輸入墊211連結至輸入緩衝器221，及CENB 212連結至輸入緩衝器231。CENA輸入墊211可如圖所示藉接合導線而連結至外部驅動器，或可無連結；CENB輸入墊212可如圖所示為無連結或可連結至外部驅動器。其它輸入諸如Vcc輸入墊213及Vss輸入墊214及/或其它輸入墊可位在CENA 211與CENB 212間的記憶體晶粒210上來匹配工業規格或由於其它理由。
記憶體晶粒210可產生指示，指示記憶體晶粒就緒用於操作諸如電源良好(PwrGd)線路201指示輸入電壓為有效，輸入緩衝器為可操作，及若干其它指示記憶體晶粒準備操作，諸如內部組配已經完成。若PwrGd 201為低，則藉交叉耦合NAND閘222、223及232、233體現的兩個-正反器可被清除，指示記憶體晶粒210尚未就緒用於操作。任何型別的記憶體元件皆可用來置換-正反器，包括但非限於D正反器、D閂鎖、J-K正反器、J-K閂鎖、暫存器、記憶體胞元、或電荷儲存裝置，且於本文揭示及相聯結的申請專利範圍中可稱作為閂鎖。且雖然實例可使用閂鎖的特定邏輯態來表示閂鎖的清除態及設定態，但熟諳技藝人士顯然易知如此僅為習慣上方便，取決於實施例，任一個邏輯態皆可用作為清除態，而反邏輯態係用作為設定態。
NAND閘223的輸出可視為閂鎖態之反相的輸出，可驅動反相器224，反相器224的輸出可連結至p-通道FET(p-FET)225的閘極。p-FET 225的源極可連結至堆高電路226，p-FET 225的汲極可連結至CENA輸入墊211。只要NAND閘223的輸出為高，指示閂鎖為清除，則堆高電路226係連結至CENA輸入墊211。CENB輸入墊212之相似配置係使用反相器234、p-FET 235及堆高電路236。
一旦CENA 211已經變遷為作用態，藉由使用p-FET 225來中斷堆高電路226的連結，比較第1A圖電路其於CEN輸入為作用態時耗散堆高電路中的DC功率，較少直流(DC)電力可由堆高電路226使用。一旦CENA輸入墊211變作用態，將堆高電路226關閉，也減少額外電流影響輸入緩衝器221的切換參數的可能，諸如緩衝器211的電壓輸入切換臨界值或速度。堆高電路226、236可具有約50千歐姆之值，但其它實施例可使用更大的或更小的堆高值，原因在於實際電阻值並無特殊限制。其它實施例可使用FET或其它有效裝置來置換堆高電阻器。
緩衝器221及緩衝器231的輸出可連結至AND閘240的輸入，而AND閘240的輸出係為內部晶片致能線路241。內部晶片致能線路241可用來與記憶體晶粒210上的記憶體控制電路通訊，許可存取記憶體晶粒210上的記憶體陣列。於若干實施例中，內部晶片致能線路241可用來控制記憶體晶粒210的備用電力態，使得若內部晶片致能線路241為無效高，則記憶體晶粒210係在低功率態。雖然第2A圖顯示依據一或多個實施例可體現自我失能晶片致能輸入的一個電路實例，但須注意可實現多個其它電路，其可體現自我失能晶片致能輸入，本案所請主旨之範圍並非限於此一面向。
第2B圖為第2A圖之選用波形的時程圖290。PwrGd波形291起始為低，指示記憶體晶粒210尚未就緒操作。PwrGd的低值清除閂鎖，流經反相器使得反相器224、波形293的輸出為低，而反相器234、波形295的輸出為低。因CENB輸入墊212為不連結，故低的234 OUT導通p-FET 235，連結堆高電路236至CENB輸入墊212，且驅動CENB波形294至高態。CENA輸入墊211、波形292也藉p-FET 225連結堆高電路226而堆高，但於該期間也可藉外部來源而驅動為高。
連結至CENA輸入墊211的外部來源可於287將波形292驅動為有效低，凌駕堆高電路236。來自堆高電路226的添加電流可減慢波形292的降低時間。如此設定閂鎖222、223迫使224 OUT，波形293於288變成無效高，關閉p-FET 225而中斷堆高電路226的連結。失能堆高電路可減低外部驅動器匯集的電流，來將CENA輸入墊211驅動變低，藉由針對CENA之有效時間的其餘部分及CENA輸入墊211為低的全部隨後時間，消除DC電流路徑，比較第1A圖之實施例也可減低功率。AND閘240於289傳播波形292，來致能內部晶片致能線路241如波形296所示。若在未來時間297，CENA輸入墊211再度被驅動為有效，則堆高電路226不再連結，波形292的下降時間可更加快速。
第3A圖為自我失能晶片致能輸入之另一個實施例之電路示意圖。顯示單一記憶體晶粒310之電路。記憶體晶粒310可用於支援多個記憶體晶粒的記憶體裝置，諸如第4A圖所示。CEN01 311及CEN23 312輸入墊可以是自我失能。若CEN01 311或CEN23 312任其漂浮而無外部驅動器連結，則將被下拉。許多記憶體裝置的堆高順序載明在初始功率斜坡式升高期間，晶片致能輸入須被保持為高，使得自我失能輸入墊311、312可檢測於該期間是否任其漂浮。第3A圖顯示實施例之自我失能輸入的操作可簡單描述為：
(a)若輸入未曾走高，則弱下拉將其維持為低。
(b)若輸入走高，則弱下拉將關閉。
記憶體晶粒310可具有CEN01輸入墊311連結至輸入緩衝器321，及CEN23 312連結至輸入緩衝器331。如圖所示，CEN01輸入墊311可藉接合導線而連結至外部驅動器，或可不連結；如圖所示，CEN23輸入墊312可不連結或可連結至外部驅動器。其它輸入諸如Vcc輸入墊313及Vss輸入墊314及/或其它墊可位在CEN01 311與CEN23 312間的記憶體晶粒310上來匹配工業規格或因其它理由。
記憶體晶粒310可產生記憶體晶粒310尚未就緒用於操作的指示，諸如LowVcc線路指示內部Vcc功率不夠高來讓輸入緩衝器可靠地操作。其它實施例可產生類似信號，指示記憶體晶粒310基於下述狀況尚未就緒用於操作，諸如：並非全部輸入電壓皆為有效，或內部組態未完成。若LowVcc為有效，指示記憶體晶粒310尚未就緒用於操作，則可清除兩個位準敏感性閂鎖322、332。多個實施例可使用任何型別的記憶體元件用於閂鎖322、332。
閂鎖322的輸出可驅動反相器323，反相器323的輸出可連結至FET 324的閘極。FET 324的汲極可連結至下拉電阻器325，FET 324的源極可連結至CEN01輸入墊311。只要閂鎖322為清除，則下拉電阻器325係連結至CEN01輸入墊311。CEN23輸入墊312的相似配置使用閂鎖332、反相器333、FET 334及下拉電阻器335。在LowVcc為高後，用來保有輸入墊為低的弱下拉電阻器325、335可具有相對高值來最小化外部驅動器的來源電流而宣告高值。約100千歐姆之值可適用於下拉電阻器325、335，但其它實施例可使用更大的或更小的堆高值，原因在於實際電阻值可能並無特殊限制。其它實施例可使用FET或其它作用態裝置來置換下拉電阻器325、335而產生弱下拉，可藉外部電源而容易地過驅。弱驅動器可指下拉裝置或作用態裝置，可藉典型驅動器過驅至弱驅動器宣告的邏輯值之相反。
於若干實施例中，額外經切換的下拉係含括在CEN01輸入墊311及CEN23輸入墊312上。LowVcc線路可用在記憶體晶粒310就緒準備操作前活化FET 327，連結下拉電阻器326至CEN01輸入墊311。同理，LowVcc線路可用在記憶體晶粒310就緒準備操作前活化FET 337，連結下拉電阻器336至CEN23輸入墊312。額外下拉電阻器326、336可比另一下拉電阻器325、335的電阻值更低，來使得當電壓可能更低，可能發生耦接至斜坡電壓輸入時，輸入對記憶體晶粒310啟動期間的雜訊較不敏感。雖然可使用任何電阻值，但取決於實施例，於若干實施例中，約10千歐姆之值適用於下拉電阻器326、336。其它實施例可使用FET或其它作用態裝置置換下拉電阻器326、336，來形成對雜訊有抗性的強下拉。在記憶體晶粒就緒用以操作前，用來更強力地維持輸入為低的下拉或作用態裝置可稱作為額外驅動器。額外驅動器的存在可於堆高期間增加輸入墊上的漏電流。
藉將未連結的CEN23輸入墊312下拉，而非如同於第1A或2A圖之電路將其上拉，在裝置被使用前，及輸入的時間參數諸如CEN01或CEN23作用前，可更早期檢測未經連結的輸入。於許多實施例中，在電源供應器的斜坡式升高期間，晶片致能輸入可被驅動為高。於此種情況下，一旦LowVcc線路變成非作用態，則可檢測得未經連結的輸入，原因在於屆時連結的輸入將為高，而未經連結的輸入將被拉低。在任何試圖致能記憶體晶粒310之前，藉由檢測CEN01輸入墊311及中斷下拉電阻器325、326的連結，CEN01輸入墊311被驅動為作用態的初始時間具有與任何隨後存取相同的電氣特性。
緩衝器321及緩衝器331之輸出可連結至OR閘340的輸入，OR閘340的輸出為內部晶片致能線路341，但若干實施例可安排兩個緩衝器之輸出至記憶體控制電路，於該處內部邏輯可決定記憶體晶粒310是否基於被驅動輸出而被致能。內部晶片致能線路341可用來通知記憶體晶粒310上的記憶體控制電路而許可存取記憶體晶粒310上的記憶體陣列。於若干實施例中，內部晶片致能線路341可用來控制記憶體晶粒310的備用功率態，使得若內部晶片致能線路341為無效地高，則記憶體晶粒係在低功率態。若干實施例可具有多於兩個晶片致能輸入，可具有如此處所述的自我失能電路。此種實施例可具有終邏輯態，具有額外晶片致能輸入的輸入，諸如若有三個晶片致能輸入則有3輸入之OR閘。雖然第1A圖顯示依據一或多個實施例可體現自我失能晶片致能輸入的電路實例，但須注意可實現多種其它電路，其可體現自我失能晶片致能輸入，本案所請主旨之範圍並非限於此一面向。
第3B圖為第3A圖之擇定波形的時程圖390。LowVcc波形391始於高，指示記憶體晶粒310尚未就緒準備操作。LowVcc的高值清除閂鎖322、332，如閂鎖322 Q波形393及閂鎖332 Q波形395所示。閂鎖322 Q波形393流經反相器323至FET 324來連結弱下拉電阻器325至CEN01輸入墊311。閂鎖332 Q波形395流經反相器333至FET 334來連結弱下拉電阻器335至CEN23輸入墊312。LowVcc的高值也導通FET 327、337來分別地連結強下拉326、336至CEN 12輸入墊311及CEN23輸入墊312。當無外部驅動器連結至CEN23輸入墊312時，CEN 34輸入墊312係被下拉。可驅動CEN 12輸入墊311為高的外部驅動器可能無法供應足夠電流來將CEN01輸入墊311調整至完整高值，原因在於如於397顯示的強下拉326，但於若干實施例中，外部驅動器可能能夠供應電流來驅動波形392至全高值。
一旦LowVcc走低，FET 327、337關斷，解除強下拉326、336分別地與CEN 12輸入墊311及CEN23輸入墊312的連結，且許可外部驅動器驅動CEN01波形392至有效高值，原因在於弱下拉325可被凌駕。一旦LowVcc線路為高且不再清除閂鎖322、332，當CEN23波形394為低時，閂鎖332維持清除，且不計時「1」至閂鎖332。由外部驅動器所驅動的CEN01波形392的高位準可計時「1」至閂鎖322，流經反相器323至FET 324，關斷FET 324且中斷弱下拉電阻器325的連結，使得外部驅動器無需供應任何額外電流流經下拉電阻器325。
連結至CEN01輸入墊311的外部驅動器可於398將波形392驅動為有效低。OR閘340傳播波形392來致能內部晶片致能線路241，如由波形396於399所示。
第4A圖顯示記憶體裝置400支援具有分開晶片致能輸入的四個記憶體晶粒之實施例略圖。所示實施例的記憶體裝置400可為符合由ONFI工作群公告的ONFI規格2.3版，得自ONFI的www.onfi.org網址，48接腳薄小外形封裝體(TSOP)。其它實施例可符合ONFI規格的其它修訂版、各個聯合電子裝置工程委員會(JEDEC)規格、得自其它標準實體的規格、或可使用專用接腳接出。接腳號碼401係匹配同步接腳名稱410或異步接腳名稱420。
對記憶體裝置400所示之實施例可含括一第一記憶體晶粒510、一第二記憶體晶粒520、一第三記憶體晶粒530、及一第四記憶體晶粒540，如第4A及4B圖所示。記憶體晶粒可以覆瓦狀方式排列，當晶粒堆疊時，晶粒彼此於一維或二維偏移，而暴露出記憶體晶粒的一側或兩側上的墊。記憶體裝置400也包括配線裝置，諸如引線框450，連結接腳至晶粒連結點，然後打線接合至記憶體晶粒上的墊。
第4B圖顯示一實施例之四個記憶體晶片及其個別晶片致能連結的輸出入(I/O)墊之一部分的透視圖。本視圖中更清楚得知記憶體晶粒的覆瓦狀排列。第一記憶體晶粒510可位在引線框450上，讓引線框450充分暴露出許可對引線框450做打線接合。第二記憶體晶粒520可位在第一記憶體晶粒510上，但偏移離暴露出的引線框，使得第一記憶體晶粒510的墊暴露出而可用於打線接合。第三記憶體晶粒530可置於第二記憶體晶粒520頂上，偏移來暴露第二記憶體晶粒520之墊；第四記憶體晶粒540可置於第三記憶體晶粒530頂上，偏移來暴露第三記憶體晶粒的墊。於若干實施例中，記憶體晶粒可二維偏移來暴露出晶粒的二緣。
由於記憶體裝置400之TSOP封裝體具有至少一個接腳介於針對所示接腳出的兩個晶片致能接腳群組Vss及Vcc，若記憶體晶粒只有單一晶片致能接腳，可使用某種連結位在Vss/Vcc接腳的兩相對側上的記憶體晶粒之晶片致能接腳之方法，諸如封裝體內的跨接器或交叉接合導線。在Vss/Vcc接腳的兩相對側上設置兩個分開晶片致能墊，許可封裝體的個別晶片致能接腳連結至該記憶體晶粒的個別晶片致能墊而不使用封裝體內的跨接器或交叉接合導線。使用前述自我失能緩衝器電路，不會如同二墊單純連結在一起來饋進單一輸入緩衝器時所發生者般，不會顯著增加晶片致能接腳的輸入電容。TSOP晶片致能接腳只得知一個輸入緩衝器、一個墊、一個接合導線的電容及增加的下拉裝置之小型電容。
引線框450之CE0#晶粒連結區451可以打線接合461而打線接合至第一記憶體晶粒510的CEN01墊。引線框450之CE1#晶粒連結區452可以打線接合462而打線接合至第二記憶體晶粒520的CEN01墊。引線框450之CE2#晶粒連結區453可以打線接合463而打線接合至第三記憶體晶粒530的CEN23墊。引線框450之CE3#晶粒連結區454可以打線接合464而打線接合至第四記憶體晶粒540的CEN23墊542。Vcc晶粒連結區456可以菊花鍊打線接合至第二記憶體晶粒520的Vcc墊、第三記憶體晶粒530的Vcc墊、及第四記憶體晶粒540的Vcc墊544，而打線接合至第一記憶體晶粒510的Vcc墊。Vss晶粒連結區457可以菊花鍊打線接合至第二記憶體晶粒520的Vss墊、第三記憶體晶粒530的Vss墊、及第四記憶體晶粒540的Vss墊543，而打線接合至第一記憶體晶粒510的Vss墊。第一記憶體晶粒510及第二記憶體晶粒520的CEN23墊可能不連結至引線框450，及第三記憶體晶粒530的CEN01墊及第四記憶體晶粒540的CEN01墊541也可不連結至引線框450。其它墊諸如第四記憶體晶粒的其它墊545可能可或可能不連結至引線框450，諸如連結至晶粒連結區455。
記憶體裝置400及記憶體晶粒510、520、530、540可經設計使得一旦記憶體晶粒在記憶體裝置400中適當對齊，則記憶體晶粒的CEN01墊係大致上對齊引線框450之CE0#晶粒連結區451及CE1#晶粒連結區452，及記憶體晶粒的CEN23墊係大致上對齊CE2#晶粒連結區453及CE3#晶粒連結區454。使用此種對齊，各個接合導線可附接在引線框450與晶粒間而無交叉。
第5圖為利用一實施例包括一處理器501耦接至具有控制/位址/資料504的記憶體裝置400之運算或儲存系統500之方塊圖。處理器501可為外部微處理器、微控制器、或若干其它型別的外部控制電路。於若干實施例中，處理器501可整合於記憶體裝置400的同一個封裝體內。處理器501可具有外部記憶體，諸如隨機存取記憶體(RAM)及唯讀記憶體(ROM)，用於程式儲存及中間資料，或可具有內部RAM或ROM。於若干實施例中，處理器可使用記憶體裝置400用於程式或資料儲存。在處理器501上跑的程式可體現許多不同功能，包括但非限於作業系統、檔案系統、不良胞元或區塊對映、及錯誤管理。運算或儲存系統500之方塊圖已經簡化來聚焦在記憶體的特徵上有助於瞭解本文揭示。
於若干實施例中，提供外部連結502。外部連結502係耦接至處理器501，且許可處理器501通訊至外部裝置。以儲存系統為例，外部連結502可用來對一外部裝置提供以非依電性儲存裝置。外部連結502可用來使用標準或專用通訊協定而連結電腦或其它智慧型裝置，諸如小區式電話或數位相機。外部連結與其可相容的電腦通訊協定的實例包括但非限於下列協定的任何版本：通用串列匯流排(USB)、串列高級技術附件(SATA)、小型電腦系統介面(SCSI)、纖維通道、並列高級技術附件(PATA)、集成電子驅動器(IDE)、乙太網路、IEEE-1394、安全數位卡介面(SD卡)、小型快閃記憶體介面、記憶棒介面、周邊組件互連體(PCI)、及PCI快速。
於若干實施例中，外部連結502可為網路連結。網路連結許可連結支援網際網路協定(IP)的網路。IP網路可為有線網路，諸如乙太網路，或為使用射頻通訊的無線網路，諸如美國電機及電子工程師學會(IEEE)802.11變異。於其它實施例中，網路連結許可利用不同技術連結無線電路網路，該等不同技術包括但非限於劃碼多向接取(CDMA)、全球行動通訊系統(GSM)、或長期演進(LTE)。此等實施例中，處理器501可跑作業系統，諸如微軟公司Windows、Linux、Android、Symbian、蘋果公司的iOS或其它作業系統。系統運算或儲存系統500可為電池供電的可攜式運算平台，諸如但非限於智慧型手機、個人數位助理器(PDA)、平板電腦、小筆電、筆記型電腦或其變化例。
解碼電路550可含括來部分地解碼位址504，及產生各個控制信號559給記憶體晶片503。解碼電路550也可產生多個晶片致能(CE)信號，諸如CE1 551、CE2 552、CE3 553及CE4 554，其也可連結至記憶體裝置400。於若干實施例中，解碼電路550可整合入處理器501。
記憶體裝置400可包括多個記憶體晶粒，諸如晶粒一510、晶粒二520、晶粒三530及晶粒四540。記憶體晶粒可包括電源與接地或其它連結，諸如Vcc 544及Vss 543。封裝體引線框及接和導線或其它連結可用來將信號從封裝體連結而連結至多個記憶體晶粒510、520、530、540。於所顯示的實例中，CE0 551可連結至晶粒一510的CE01輸入511，而晶粒一510的CE34輸入512可保持不連結。CE1 552可連結至晶粒二520的CE01輸入521，而晶粒二520的CE34輸入522可保持不連結。CE2 553可連結至晶粒三530的CE34輸入532，而晶粒三530的CE01輸入531可保持不連結。CE3 554可連結至晶粒四540的CE34輸入542，而晶粒四540的CE01輸入541可保持不連結。個別記憶體晶粒可包括自我失能晶片致能輸入電路連結至其個別晶片致能輸入墊，其傳播該晶粒的驅動晶片致能輸入的實施例，即使其它晶片致能輸入為不連結亦復如此，諸如第1A、2A及3A圖所顯示的電路。
須瞭解本案所請主旨已經參考具體實施例解說，及本案所請主旨之範圍並非限於前文陳述之特定細節。說明書中述及其它實施例係落入於本案所請主旨之範圍。
裝置中之任何敘述可包括組件、電路、模組、或任何此等機構，其中該裝置可達成該裝置前方任何修飾詞所指示的目的或描述。但組件、電路、模組、或任何此等機構並非必要為該裝置的特定限制。
說明書中述及「一實施例」、「一個實施例」、「若干實施例」、或「其它實施例」表示連結實施例所述之特定特徵、結構、或特性係含括於至少若干實施例，但非必要為本案所請主旨之全部實施例。「一實施例」、「一個實施例」、或「若干實施例」的各次出現並非必要全部皆係指相同實施例。
若說明書中陳述一組件、特徵、結構、或特性「可以」、「可能」、或「能」被含括，則該特定組件、特徵、結構、或特性並非必要被含括。若說明書或申請專利範圍述及「一」或「一個」元件，則並非只有一個元件。若說明書或申請專利範圍述及「一額外」元件，則並不排除多於一個額外元件。如此處使用，「耦合」一詞包括直接或間接連結。此外，當第一與第二裝置耦合時，可有介入裝置包括有效裝置位在其間。
從本文揭示獲益的熟諳技藝人士將瞭解可落入於本案所請主旨之範圍內由前文描述及附圖作出多種其它變化。確實，本案所請主旨並非限於前述細節，將瞭解可不背離本案所請主旨之範圍及/或精髓或不犧牲其全部材料優勢而做出多項變化，前文描述之形式僅為其具體實施例，及/或更進一步不提供實質變化。意圖申請專利範圍第項之涵蓋及/或含括此等變化。
100‧‧‧電子記憶體裝置
101‧‧‧封裝體
110、120、210、310‧‧‧電子記憶體晶粒、記憶體晶片
111、121‧‧‧CEN1輸入墊
112、122‧‧‧CEN2輸入墊
113、123‧‧‧其它輸入墊
124、125、226、236‧‧‧堆高電路
126、127、321、331‧‧‧輸入緩衝器
128‧‧‧AND閘
129、241、341‧‧‧內部晶片致能線路(IntCEN)
130‧‧‧記憶體陣列
131‧‧‧記憶體控制電路
140‧‧‧外部連結
141‧‧‧CEN1輸入接腳
142‧‧‧CEN2輸入接腳
143‧‧‧其它接腳
150‧‧‧配線裝置
151‧‧‧CEN1晶粒連結
152‧‧‧CEN2晶粒連結
153‧‧‧其它晶粒連結
161、162‧‧‧打線接合
190、290‧‧‧時程圖
191‧‧‧CEN1波形
192‧‧‧CEN2波形
195、197‧‧‧走低
199‧‧‧IntCEN波形
201‧‧‧電源良好(PwrGd)線路
211‧‧‧CENA輸入墊
212‧‧‧CENB輸入墊
213、313‧‧‧Vcc輸入墊
214、314‧‧‧Vss輸入墊
221,231‧‧‧緩衝器
222、223、232、233‧‧‧NAND閘
224、234、323、333‧‧‧反相器
225、235‧‧‧p-通道場效電晶體(FET)(p-FET)
240‧‧‧AND閘
287、398‧‧‧驅動有效低
288‧‧‧驅動無效高
291‧‧‧PwrGd波形
292、293、295、296、392、396‧‧‧波形
294‧‧‧CENB波形
297‧‧‧未來時間
311‧‧‧CEN01輸入墊、CEN12輸入墊
312‧‧‧CEN23輸入墊
322、332‧‧‧閂鎖
324、327、334、337‧‧‧場效電晶體(FET)
325、326、335、336‧‧‧下拉電阻器
340‧‧‧OR閘
390‧‧‧時程圖
391‧‧‧LowVcc波形
392‧‧‧CEN01波形
393、395‧‧‧Q波形
394‧‧‧CEN23波形
397‧‧‧供電
399‧‧‧致能
400‧‧‧記憶體裝置
401‧‧‧接腳號碼
410‧‧‧同步接腳名稱
420‧‧‧異步接腳名稱
450‧‧‧引線框
451-457‧‧‧晶粒連結區
461-464‧‧‧打線接合
500‧‧‧運算或儲存系統
501‧‧‧處理器
502‧‧‧外部連結
503‧‧‧記憶體晶片
504‧‧‧控制/位址/資料
510-540‧‧‧記憶體晶粒
511,521,531‧‧‧CE01輸入
512,522,532‧‧‧CE34輸入
541‧‧‧CEN01墊
542‧‧‧CEN23墊
543‧‧‧Vss墊
544‧‧‧Vcc墊
545‧‧‧其它墊
550‧‧‧解碼電路
551-554‧‧‧晶片致能(CE)信號
559‧‧‧控制信號
第1A圖為使用兩個電子記憶體晶粒其含括自我失能晶片致能輸入的一種記憶體裝置之實施例之略圖；第1B圖為第1A圖之選定波形之時程圖；第2A圖為針對自我失能晶片致能輸入之一替代實施例的電路示意圖；第2B圖為第2A圖之選定波形之時程圖；第3A圖為針對自我失能晶片致能輸入之另一個實施例的電路示意圖；第3B圖為第3A圖之選定波形之時程圖；第4A圖顯示支援具有分開的晶片致能輸入之四個記憶體晶粒於一個具有引線框的封裝體內之一記憶體裝置之一實施例的平面圖；第4B圖為一實施例之部分透視圖，該實施例顯示四個記憶體晶粒之輸出入(I/O)墊及其個別晶片致能連結至該封裝體引線框；及第5圖為利用一實施例之一系統的方塊圖。
100‧‧‧電子記憶體裝置
101‧‧‧封裝體
110、120‧‧‧電子記憶體晶粒、記憶體晶片
111、121‧‧‧CEN1輸入墊
112、122‧‧‧CEN2輸入墊
113、123‧‧‧其它輸入墊
124、125‧‧‧堆高電路
126、127‧‧‧輸入緩衝器
128‧‧‧AND閘
129‧‧‧內部晶片致能線路(IntCEN)
130‧‧‧記憶體陣列
131‧‧‧記憶體控制電路
140‧‧‧外部連結
141‧‧‧CEN1輸入接腳
142‧‧‧CEN2輸入接腳
143‧‧‧其它接腳
150‧‧‧配線裝置
151‧‧‧CEN1晶粒連結
152‧‧‧CEN2晶粒連結
153‧‧‧其它晶粒連結
161、162‧‧‧打線接合

权利要求:
Claims (23)
[1] 一種電子記憶體，其係包含：一第一晶片致能輸入墊；與該第一晶片致能輸入墊隔開之一第二晶片致能輸入墊；及耦接至該第一晶片致能輸入墊及該第二晶片致能輸入墊之電路；其中，若該第二晶片致能輸入墊非連結於外部，則該電路係組配以基於由一外部來源宣告在該第一晶片致能輸入墊上的一輸入電壓位準而決定該電子記憶體是否被致能用於存取。
[2] 如申請專利範圍第1項之電子記憶體，其中，若該第一晶片致能輸入墊非連結於外部，則該電路係進一步組配以基於由該外部來源宣告在該第二晶片致能輸入墊上的該輸入電壓位準而決定該電子記憶體是否被致能用於存取。
[3] 如申請專利範圍第1項之電子記憶體，其進一步包含：位在該第一晶片致能輸入墊與該第二晶片致能輸入墊間之至少一個額外的外部連結墊。
[4] 如申請專利範圍第3項之電子記憶體，其進一步包含：其它外部連結墊；其中該第一晶片致能輸入墊、該第二晶片致能輸入墊、該至少一個額外的外部連結墊、及該等其它外部連結墊係配置以符合開放NAND快閃記憶體介面(ONFI)工作群規格。
[5] 如申請專利範圍第1項之電子記憶體，其中該電路包含：一第一閂鎖，其在該電子記憶體就緒用於操作前被清除，且若該第一晶片致能輸入墊係藉一外部來源而被驅動至一預定邏輯位準，則在該電子記憶體就緒用於操作後設定該第一閂鎖；一第一弱驅動器，若該第一閂鎖係經清除，則該第一弱驅動器用以維持該第一晶片致能輸入墊於該預定邏輯位準之相反；一第二閂鎖，其在該電子記憶體就緒用於操作前被清除，且若該第二晶片致能輸入墊係藉該外部來源而被驅動至該預定邏輯位準，則在該電子記憶體就緒用於操作後設定該第二閂鎖；一第二弱驅動器，若該第二閂鎖係經清除，則該第二弱驅動器用以維持該第二晶片致能輸入墊於該預定邏輯位準之相反；邏輯，唯有當一個輸入墊係在該預定邏輯位準之相反且另一輸入墊為作動時，該邏輯致能該電子記憶體用以存取。
[6] 如申請專利範圍第5項之電子記憶體，其進一步包含：一第一額外驅動器，其用以在該電子記憶體就緒用於操作前，維持該第一晶片致能輸入墊為作動；及一第二額外驅動器，其用以在該電子記憶體就緒用於操作前，維持該第二晶片致能輸入墊為作動；其中該第一晶片致能輸入墊及第二晶片致能輸入墊為有效低位準輸入，該預定邏輯位準為無效，且該邏輯包含該第一輸入墊及該第二輸入墊的一OR函式。
[7] 一種電子記憶體裝置，其包含：包括一第一晶片致能接腳及一第二晶片致能接腳的外部接腳；包括一第一晶片致能連結點及第二晶片致能連結點之晶粒連結點；一配線裝置，其將該第一晶片致能接腳連接至該第一晶片致能連結點，以及將該第二晶片致能接腳連接至該第二晶片致能連結點；及一第一電子記憶體晶粒，其包含：一第一晶片致能輸入墊，其係電氣連結至該第一晶片致能連結點；與該第一晶片致能輸入墊隔開並且未連結至一外部接腳之一第二晶片致能輸入墊；及耦接至該第一晶片致能輸入墊及該第二晶片致能輸入墊之電路；其中該電路係組配以基於在該第一晶片致能接腳上宣告的一輸入電壓位準而決定該第一電子記憶體晶粒是否被致能用於存取。
[8] 如申請專利範圍第7項之電子記憶體裝置，其包括一第二電子記憶體晶粒，包含：一個別第一晶片致能輸入墊，其未連結至一外部接腳；一個別第二晶片致能輸入墊，其係與該個別第一晶片致能輸入墊隔開，且係電氣連結至該第二晶片致能連結點；及耦接至該個別第一晶片致能輸入墊及該個別第二晶片致能輸入墊之電路；其中該電路基於在該第二晶片致能接腳上宣告之一輸入電壓位準而決定該第二電子記憶體晶粒是否被致能用於存取。
[9] 如申請專利範圍第7項之電子記憶體裝置，其係進一步包含：位在該第一晶片致能連結點與該第二晶片致能連接點間之至少一個晶粒連結點，該晶粒連結點係電氣連結至位在該第一晶片致能輸入墊與第二晶片致能輸入墊間之該電子記憶體晶粒上的至少一個墊。
[10] 如申請專利範圍第7項之電子記憶體裝置，其進一步包含：第二、第三及第四電子記憶體晶粒，其等具有個別的第一及第二晶片致能輸入墊；一第三晶片致能接腳，其係電氣連結至該第三電子記憶體晶粒的該第二晶片致能輸入墊，且決定該第三電子記憶體晶粒是否被致能用以存取；一第四晶片致能接腳，其係電氣連結至該第四電子記憶體晶粒的該第二晶片致能輸入墊，且決定該第四電子記憶體晶粒是否被致能用以存取；及另一接腳，其係藉其它接合導線而電氣連結至該等第一、第二、第三及第四電子記憶體晶粒的另一墊；其中該第二晶片致能接腳係電氣連結至該第二電子記憶體晶粒的該第一晶片致能輸入墊，且決定該第二電子記憶體晶粒是否致能用以存取；其中該第二電子記憶體晶粒的該第二晶片致能輸入墊、該第三及第四電子記憶體晶粒的該等第一晶片致能輸入墊未連結至外部接腳；及其中該等第一與第二晶片致能接腳為相鄰，該等第三與第四晶片致能接腳為相鄰，且該等第一與第二晶片致能接腳係與該第三與第四晶片致能接腳分開達至少該另一個接腳。
[11] 如申請專利範圍第10項之電子記憶體裝置，其進一步包含：藉該配線裝置連結至該第三晶片致能接腳的一第三晶片致能連結點；藉該配線裝置連結至該第四晶片致能接腳的一第四晶片致能連結點；藉該配線裝置連結至該另一接腳的另一連結點，其中該配線裝置具有一單一配線層；及其中該等連結點係使用非交叉接合導線而連結至該等個別的墊。
[12] 如申請專利範圍第7項之電子記憶體裝置，其中該等外接接腳係配置以符合開放NAND快閃記憶體介面(ONFI)工作群規格。
[13] 如申請專利範圍第7項之電子記憶體裝置，其中該電子記憶體晶粒之電路包含：一第一閂鎖，其在該電子記憶體裝置就緒用於操作前被清除，且若該第一晶片致能輸入墊係藉一外部來源而被驅動至一預定邏輯位準，則在該電子記憶體裝置就緒用於操作後設定該第一閂鎖；一第一弱驅動器，若該第一閂鎖係經清除，則該第一弱驅動器用以維持該第一晶片致能輸入墊於該預定邏輯位準之相反；一第二閂鎖，其在該電子記憶體裝置就緒用於操作前被清除，且若該第二晶片致能輸入墊係藉該外部來源而被驅動至該預定邏輯位準，則在該電子記憶體裝置就緒用於操作後設定該第二閂鎖；一第二弱驅動器，若該第二閂鎖係經清除，則該第二弱驅動器用以維持該第二晶片致能輸入墊於該預定邏輯位準之相反；邏輯，唯有當一個輸入墊係在該預定邏輯位準之相反且另一輸入墊為作動時，該邏輯致能該第一電子記憶體晶粒用以存取。
[14] 一種系統，其包含：第一及第二電子記憶體晶粒，其等個別包含一第一晶片致能輸入墊、與該第一晶片致能輸入墊隔開的一第二晶片致能輸入墊、及耦接至該第一晶片致能輸入墊及該第二晶片致能輸入墊之電路；可讀取及寫至該等第一及第二電子記憶體晶粒之一處理器；及解碼電路，其耦接至該處理器且包含耦接至該第一電子記憶體晶粒之該第一晶片致能輸入的一第一晶片致能輸出，及耦接至該第二電子記憶體晶粒之該第二晶片致能輸入墊的一第二晶片致能輸出；其中該第一電子記憶體晶粒之該電路基於該解碼電路之該第一晶片致能輸出而決定該第一電子記憶體晶粒是否被致能用以存取，且該第二電子記憶體晶粒之該電路基於該解碼電路之該第二晶片致能輸出而決定該第二電子記憶體晶粒是否被致能用以存取。
[15] 如申請專利範圍第14項之系統，其進一步包含：包含該處理器及一處理器封裝體的一處理器裝置；及一記憶體裝置，其包含：該等第一及第二電子記憶體晶粒；一第一晶片致能接腳、一第二晶片致能接腳、及另一接腳；一第一晶片致能連結點、一第二晶片致能連結點、及位在該第一晶片致能連結點與該第二晶片致能連結點間之另一連結點；一配線裝置，其將該第一晶片致能接腳連接至該第一晶片致能連結點，將該第二晶片致能接腳連接至該第二晶片致能連結點，及將該另一接腳連接至該另一連結點；及將該第一晶片致能連結點連接至該第一電子記憶體晶粒之該第一晶片致能輸入墊的一第一接合導線、將該第二晶片致能連結點連接至該第二電子記憶體晶粒之該第二晶片致能輸入墊的一第二接合導線、以及將該其它連結點連接至該等第一及第二憶體晶粒之該其它墊的其它接合導線。
[16] 如申請專利範圍第14項之系統，其中該第一電子記憶體晶粒之該第二晶片致能輸入墊未連結至該第一電子記憶體晶粒的外部，且該第二電子記憶體晶粒之該第一晶片致能輸入墊未連結至該第二電子記憶體晶粒的外部；及其中該等第一及第二電子記憶體晶粒之該電路個別包含：一第一閂鎖，其在該電子記憶體裝置就緒用於操作前被清除，且若該第一晶片致能輸入墊係藉一外部來源而被驅動至一預定邏輯位準，則在該電子記憶體裝置就緒用於操作後設定該第一閂鎖；一第一弱驅動器，若該第一閂鎖係經清除，則該第一弱驅動器用以維持該第一晶片致能輸入墊於該預定邏輯位準之相反；一第二閂鎖，其在該電子記憶體裝置就緒用於操作前被清除，且若該第二晶片致能輸入墊係藉該外部來源而被驅動至該預定邏輯位準，則在該電子記憶體裝置就緒用於操作後設定該第二閂鎖；一第二弱驅動器，若該第二閂鎖係經清除，則該第二弱驅動器用以維持該第二晶片致能輸入墊於該預定邏輯位準之相反；邏輯，唯有當一個輸入墊係在該預定邏輯位準之相反且另一輸入墊為作動時，該邏輯致能該電子記憶體晶粒用以存取。
[17] 如申請專利範圍第14項之系統，其進一步包含：耦接至該處理器之一外部通訊通道；其中該處理器透過該外部通訊通道而接收寫入指令及寫入資料，並儲存該寫入資料於該等第一或第二電子記憶體晶粒；及該處理器從該等外部連結接收讀取指令，從該第一或第二電子記憶體晶粒取回讀取資料，並透過該外部通訊通道而發送該讀取資料。
[18] 如申請專利範圍第17項之系統，其中該外部通訊通道係利用選自於由下列所組成之組群中之一協定的一版本：通用串列匯流排(USB)、串列高級技術附件(SATA)、小型電腦系統介面(SCSI)、纖維通道、並列高級技術附件(PATA)、集成電子驅動器(IDE)、乙太網路、IEEE-1394、安全數位卡介面(SD卡)、小型快閃記憶體介面、記憶棒介面、周邊組件互連體(PCI)、及PCI快速。
[19] 如申請專利範圍第14項之系統，其進一步包含：利用耦接至該處理器的射頻通訊之一外部通訊通道；其中該系統為一可攜式運算平台。
[20] 一種用於一積體電路之輸入電路，其係包含：一第一輸入墊；一第一閂鎖，其在該積體電路就緒用於操作前被清除，且若該第一輸入墊係藉一外部來源而被驅動至一預定邏輯位準，則在該積體電路就緒用於操作後設定該第一閂鎖；一第一弱驅動器，若該第一閂鎖係經清除，則該第一弱驅動器用以維持該第一輸入墊於該預定邏輯位準之相反。
[21] 如申請專利範圍第20項之輸入電路，其進一步包含：一第一驅動器，其用以在該積體電路就緒用以操作前維持該第一輸入墊於該預定邏輯位準的相反；其中該第一輸入墊為一有效低位準輸入且該預定邏輯位準為有效。
[22] 如申請專利範圍第20項之輸入電路，其進一步包含：一第二輸入墊；一第二閂鎖，其在該積體電路就緒用於操作前被清除，且若該第二輸入墊係藉該外部來源而被驅動至一預定邏輯位準，則在該積體電路就緒用於操作後設定該第二閂鎖；一第二弱驅動器，若該第二閂鎖係經清除，則該第二弱驅動器用以維持該第二輸入墊於該預定邏輯位準之相反；及邏輯，唯有當一個輸入墊係在該預定邏輯位準之該相反且該另一輸入墊為有效，該邏輯驅動一內部輸出為有效。
[23] 如申請專利範圍第22項之輸入電路，其中該第一輸入墊及該第二輸入墊為有效低位準輸入，該預定邏輯位準為無效，且該邏輯係包含該第一輸入墊及該第二輸入墊的一OR函式。

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